上週 W. Clifford發布了一個公告，他發布了Yosys的新版本0.8。
對於那些還沒有聽說過Yosys的人，我可以告訴你這是RTL綜合工具的框架。 目前很重要 具有廣泛的Verilog兼容性 並為各種應用領域提供了一組基本的合成算法。
這個新版本中增加了很多東西，但是在發行說明中可以看到的主要信息是Yosys的開發非常活躍。
如今，Yosys成為FPGA“免費的瑞士軍刀”的目標幾乎不可或缺。
關於Yosys開放式合成套件
優思 可以通過結合現有的通道來執行任何綜合工作 （算法） 在擴展Yosys C ++代碼庫時使用綜合腳本並根據需要添加其他過程。
Yosys是根據ISC許可（與MIT許可或2子BSD許可類似的GPL兼容許可）許可的免費軟件。
在FPGA / ASIC開發過程中，綜合是將模擬的硬件模型轉換為“ RTL網表”的步驟，從中可以得出實際電路。
關於Verilog
的Verilog 是一種用於描述數字電路仿真的硬件建模語言（硬件描述語言HDL）。
此Verilog模型充當模型組件“物理”實現的規範。
HDL合成可以看作是HDL代碼到由相互連接的數字組件組成的“電子方案”的轉換。 這稱為“ RTL網絡列表”（日誌傳輸級別）。
Yosys並非唯一用於Verilog綜合的免費軟件 （我們也可以考慮在VTR軟件套件中使用ODIN II）。
但是，毫無疑問，自由軟件是最近被討論最多且開發最活躍的軟件。
事實上， Yosys現在針對許多廉價的FPGA，例如 CoolRunner-II，ECP5，MAX10，Cyclone IV，尤其是ICE40。
ICE40在列表上有些特殊，因為該FPGA的整個開發鏈已經啟動。
當然啦 因為FPGA與Yosys兼容，所以我們可以進行Verilog綜合，還可以使用arachnepnr進行路由，以及使用icepack / iceprog生成配置文件（位流）。
還可以使用icetime檢查時間。
關於新版Yosys
- 在此新版本的Yosys中，已經宣布了新功能，其中可以強調以下內容：
- Chisel3使用的FIRRTL語言是生成網表的可能後端。
- 幾乎可以認為yosys-smtb的形式驗證引擎的支持是穩定的。
- 受支持的FPGA（和其他ASIC）的清單很長。
- 以及允許重新集成到創始人專有軟件的“網表”格式：BLIF，EDIF，BTOR，SMT-LIB，RTL Verilog，FIRRTL
如何在Linux上安裝Yosys？
對於那些誰 有興趣嘗試這個工具，他們可以在其係統上執行安裝。 為此，他們必須遵循我們在下面共享的說明。
至 那些是Ubuntu用戶及其衍生版本的用戶可以享受簡單的安裝。 這可以通過將以下存儲庫添加到系統中來完成。
首先，我們必須使用Ctrl + ALT + T打開一個終端，並在其中執行以下命令：
sudo add-apt-repository ppa:saltmakrell/ppa
完成此操作後，我們現在必須使用以下命令更新軟件包和存儲庫的列表：
sudo apt-get update
最後，我們使用以下命令安裝該應用程序：
sudo apt-get install yosys
對於其他Linux發行版，我們必須編譯該工具。 為此，我們必須克隆GIT存儲庫的源代碼：
git clone https://github.com/cliffordwolf/yosys.git
使用以下方法配置構建設置：
make config-clang vi Makefile vi Makefile.conf
最後構建，測試和安裝：
make make test sudo make install
為了獲得有關它的更多信息，並能夠找到有關Yosys使用的文檔，您可以 請訪問以下鏈接。