Geçen hafta Yosys'in yeni 0.8 sürümünü yayınlayan W. Clifford tarafından bir duyuru yapıldı.
Yosys hakkında bir şey duymamış olanlar için şunu söyleyebilirim ki eBu, RTL sentez araçları için bir çerçevedir. Şu anda sayılıyor geniş Verilog uyumluluğu ile ve çeşitli uygulama alanları için temel bir sentez algoritmaları seti sağlar.
Bu yeni sürüme birçok şey eklendi, ancak sürüm notunda görülebilecek ana bilgi, Yosys'in gelişiminin çok aktif olduğudur.
Yosys'in FPGA'nın "özgür İsviçre çakısı" olma hedefi bugün neredeyse vazgeçilmez sayılabilir.
Yosys Open SYnthesis Suite Hakkında
yosys mevcut geçişleri birleştirerek herhangi bir sentez çalışmasını gerçekleştirmek için uyarlanabilir (algoritmalar) Yosys C ++ kod tabanını genişletirken, sentez komut dosyalarını kullanma ve gerektiğinde ek geçişler ekleme.
Yosys, ISC lisansı (MIT lisansına veya 2 maddeli BSD lisansına benzer GPL uyumlu bir lisans) altında lisanslanan ücretsiz bir yazılımdır.
FPGA / ASIC geliştirme sürecinde sentez, simüle edilmiş donanım modelini gerçek devrenin türetilebileceği "RTL netlist" e dönüştürme adımıdır.
Verilog hakkında
Verilog dijital devrelerin simülasyonunu açıklayan bir Donanım Modelleme Dilidir (Donanım Tanımlama Dili HDL).
Bu Verilog modeli, modellenen bileşenin "fiziksel" gerçekleştirilmesi için bir özellik olarak hizmet eder.
HDL sentezi, HDL kodunun birbirine bağlı dijital bileşenlerden oluşan bir "elektronik şemaya" dönüştürülmesi olarak görülebilir. Buna "RTL Ağ Listesi" (Günlük Aktarım Seviyesi) denir.
Yosys, Verilog sentezi için tek özgür yazılım değildir (VTR yazılım paketinde ODIN II kullanmayı da düşünebiliriz).
Ancak, şüphesiz, özgür yazılım, son zamanlarda en çok konuşulan ve geliştirilmesinin en aktif olduğu yazılımdır.
Aslında, Yosys artık birçok ucuz FPGA'yı hedefliyor. CoolRunner-II, ECP5, MAX10, Cyclone IV ve özellikle ICE40.
ICE40, listede biraz özeldir, çünkü bu FPGA için tüm geliştirme zinciri başlatılmıştır.
Elbette, FPGA, Yosys ile uyumlu olduğu için Verilog sentezi yapabiliriz, aynı zamanda arachnepnr ile yönlendirme konumu ve icepack / iceprog ile yapılandırma dosyasının (bit akışı) oluşturulması.
Zamanları icetime ile kontrol etmek de mümkündür.
Yosys'in yeni versiyonu hakkında
- Bu yeni Yosys lansmanında, aşağıdakilerin vurgulanabileceği yeni işlevler açıklandı:
- Chisel3 tarafından kullanılan FIRRTL dili, netlist oluşturmak için olası bir arka uçtur;
- Yosys-smtb'nin resmi doğrulama motoru desteği neredeyse sabit kabul edilebilir.
- Desteklenen FPGA'lerin (ve diğer ASIC'lerin) listesi umutsuzca uzundur;
- Kurucuların özel yazılımlarına yeniden entegrasyona izin veren «netlist» formatlarının yanı sıra: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Yosys Linux'a nasıl kurulur?
Kim için bu aracı deneyebilmekle ilgileniyorlarkendi sistemleri üzerinde kurulumu gerçekleştirebilirler. Bunu yapmak için, aşağıda paylaştığımız talimatları takip etmeleri gerekir.
Daha Ubuntu kullanıcıları ve türevleri olanlar basit bir kurulumun keyfini çıkarabilirler. Bu, aşağıdaki depoyu sisteminize ekleyerek yapılabilir.
Öncelikle Ctrl + ALT + T ile bir terminal açmalı ve içinde aşağıdaki komutu uygulamalıyız:
sudo add-apt-repository ppa:saltmakrell/ppa
Bunu şimdi yaptık, paket ve depo listemizi şu şekilde güncellemeliyiz:
sudo apt-get update
Ve son olarak uygulamayı şu şekilde kuruyoruz:
sudo apt-get install yosys
Geri kalan Linux dağıtımları için aracı derlemeliyiz. Bunun için GIT deposunun kaynak kodunu klonlamamız gerekir:
git clone https://github.com/cliffordwolf/yosys.git
Derleme ayarlarını şununla yapılandırın:
make config-clang vi Makefile vi Makefile.conf
Son olarak derleyin, test edin ve kurun:
make make test sudo make install
Bununla ilgili daha fazla bilgi edinmek ve Yosys'in kullanımına ilişkin belgeleri bulabilmek için şunları yapabilirsiniz: aşağıdaki bağlantıyı ziyaret edin.