Förra veckan Ett meddelande gjordes av W. Clifford som släppte den nya versionen 0.8 av Yosys.
För dem som inte har hört talas om Yosys kan jag berätta att eDetta är ett ramverk för RTL-syntesverktyg. För närvarande räknas med bred Verilog-kompatibilitet och tillhandahåller en grundläggande uppsättning syntesalgoritmer för olika applikationsdomäner.
Många saker har lagts till i den här nya versionen, men den viktigaste informationen som kan ses i utgåvan är att utvecklingen av Yosys är mycket aktiv.
Yosys mål att bli FPGA: s "fria schweiziska armékniv" kan betraktas som nästan oumbärlig idag.
Om Yosys Open SYnthesis Suite
yosys kan anpassas för att utföra alla syntesarbeten genom att kombinera befintliga pass (algoritmer) använda syntesskript och lägga till ytterligare pass vid behov när Yosys C ++ -kodbasen utvidgas.
Yosys är fri programvara licensierad under ISC-licensen (en GPL-kompatibel licens som liknar MIT-licensen eller 2-klausul BSD-licensen).
I utvecklingsprocessen FPGA / ASIC är syntes steget att konvertera den simulerade hårdvarumodellen till "RTL netlist" från vilken den faktiska kretsen kan härledas.
Om Verilog
Verilog är ett hårdvarumodelleringsspråk (Hardware Description Language HDL) för beskrivning av en simulering av digitala kretsar.
Denna Verilog-modell fungerar som en specifikation för en "fysisk" förverkligande av den modellerade komponenten.
HDL-syntes kan ses som en konvertering av HDL-koden till ett "elektroniskt schema" bestående av digitala komponenter anslutna till varandra. Detta kallas "RTL Network List" (Log Transfer Level).
Yosys är inte den enda fria programvaran för Verilog-syntes (Vi kan också tänka oss att använda ODIN II i VTR-programvarupaketet).
Men utan tvekan är fri programvara den som man har talat om senast och vars utveckling är mest aktiv.
I själva verket Yosys riktar sig nu till många billiga FPGA: er som CoolRunner-II, ECP5, MAX10, Cyclone IV och särskilt ICE40.
ICE40 är lite speciell på listan, för hela denna FPGA har hela utvecklingskedjan lanserats.
Självklart, vi kan göra Verilog-syntes eftersom FPGA är kompatibel med Yosys, men också dirigeringsplatsen med arachnepnr, liksom genereringen av konfigurationsfilen (bitström) med icepack / iceprog.
Det är också möjligt att kontrollera tiderna med icetime.
Om den nya versionen av Yosys
- I denna nya Yosys-lansering har de nya funktionerna tillkännagivits, varav följande kan markeras:
- FIRRTL-språket som används av Chisel3 är en möjlig backend för att generera netlistan;
- Stödet från den formella verifieringsmotorn för yosys-smtb kan nästan betraktas som stabil.
- Listan över stödda FPGA: er (och andra ASIC: er) är hopplöst lång;
- Förutom «netlist» -formaten som möjliggör återintegrering i grundarnas egna programvara: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Hur installerar jag Yosys på Linux?
För dem som är intresserade av att kunna prova detta verktyg, kan de utföra installationen på sina system. För att göra detta måste de följa instruktionerna vi delar nedan.
till de som är Ubuntu-användare och derivat av det kan njuta av en enkel installation. Detta kan göras genom att lägga till följande databas i ditt system.
Först måste vi öppna en terminal med Ctrl + ALT + T och i den utföra följande kommando:
sudo add-apt-repository ppa:saltmakrell/ppa
Gjort detta nu måste vi uppdatera vår lista över paket och förvar med:
sudo apt-get update
Och slutligen installerar vi applikationen med:
sudo apt-get install yosys
För resten av Linux-distributionerna måste vi kompilera verktyget. För detta måste vi klona källkoden för GIT-arkivet:
git clone https://github.com/cliffordwolf/yosys.git
Konfigurera bygginställningar med:
make config-clang vi Makefile vi Makefile.conf
Slutligen bygga, testa och installera:
make make test sudo make install
För att få mer information om det, samt att hitta dokumentation om användningen av Yosys, kan du besök följande länk.