Prejšnji teden Napoved je objavil W. Clifford, ki je izdal novo različico 0.8 Yosysa.
Za tiste, ki še niso slišali za Yosys, vam lahko rečem, da eTo je okvir za orodja za sintezo RTL. Trenutno šteje s široko združljivostjo Verilog in ponuja osnovni nabor sinteznih algoritmov za različne aplikacijske domene.
V tej novi izdaji je bilo dodanih veliko stvari, vendar je glavna informacija, ki jo lahko opazite v opombi k izdaji, ta, da je razvoj Yosysa zelo aktiven.
Cilj Yosysa, da postane "brezplačni švicarski nož" FPGA, danes lahko štejemo za skoraj nepogrešljivega.
O Yosys Open Synthesis Suite
yosys je mogoče prilagoditi za izvedbo katerega koli sinteznega dela s kombiniranjem obstoječih podaj (algoritmi) uporaba sinteznih skriptov in dodajanje dodatnih prehodov po potrebi pri razširitvi zbirke kod Yosys C ++.
Yosys je brezplačna programska oprema, licencirana pod licenco ISC (licenca, skladna z GPL, ki je podobna licenci MIT ali licenci BSD z dvema klavzulama).
V razvojnem procesu FPGA / ASIC je sinteza korak pretvorbe simuliranega modela strojne opreme v "RTL netlist", iz katerega je mogoče izpeljati dejansko vezje.
O Verilogu
Verilog je jezik za modeliranje strojne opreme (Hardware Description Language HDL) za opis simulacije digitalnih vezij.
Ta model Verilog služi kot specifikacija za "fizično" realizacijo modelirane komponente.
Na sintezo HDL lahko gledamo kot na pretvorbo kode HDL v "elektronsko shemo", sestavljeno iz med seboj povezanih digitalnih komponent. To se imenuje "seznam omrežij RTL" (nivo prenosa dnevnika).
Yosys ni edina brezplačna programska oprema za sintezo Verilog (Lahko si omislimo tudi uporabo ODIN II v programskem paketu VTR).
Brez dvoma pa je prosta programska oprema tista, o kateri se govori zadnje čase in katere razvoj je najbolj aktiven.
Pravzaprav Yosys zdaj cilja na številne poceni FPGA, kot je CoolRunner-II, ECP5, MAX10, Cyclone IV in še posebej ICE40.
ICE40 je na seznamu nekoliko poseben, saj je za to FPGA lansirana celotna razvojna veriga.
Seveda, lahko naredimo sintezo Verilog, saj je FPGA združljiv z Yosysom, ampak tudi lokacijo usmerjanja z arachnepnr, kot tudi generiranje konfiguracijske datoteke (bitni tok) z icepack / iceprog.
Čas je mogoče preveriti tudi z ledom.
O novi različici Yosys
- V tej novi uvedbi Yosys so bile napovedane nove funkcionalnosti, med katerimi je mogoče poudariti naslednje:
- Jezik FIRRTL, ki ga uporablja Chisel3, je možen zagon za ustvarjanje seznama omrežij;
- Podporo formalnega mehanizma za preverjanje yosys-smtb lahko skoraj štejemo za stabilno.
- Seznam podprtih FPGA (in drugih ASIC) je brezupno dolg;
- Pa tudi formati «netlist», ki omogočajo ponovno integracijo v lastniško programsko opremo ustanoviteljev: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Kako namestiti Yosys v Linux?
Za koga je zanima, ali lahko preizkusite to orodje, lahko izvedejo namestitev na svojih sistemih. Za to morajo upoštevati navodila, ki jih delimo spodaj.
za tisti, ki so uporabniki Ubuntuja in njegovih izpeljank, lahko uživajo v preprosti namestitvi. To lahko storite tako, da v svoj sistem dodate naslednje skladišče.
Najprej moramo odpreti terminal s Ctrl + ALT + T in v njem izvršiti naslednji ukaz:
sudo add-apt-repository ppa:saltmakrell/ppa
Končano zdaj, seznam paketov in skladišč moramo posodobiti z:
sudo apt-get update
In na koncu aplikacijo namestimo z:
sudo apt-get install yosys
Za ostale distribucije Linuxa moramo orodje sestaviti. Za to moramo klonirati izvorno kodo repozitorija GIT:
git clone https://github.com/cliffordwolf/yosys.git
Nastavitve gradnje konfigurirajte z:
make config-clang vi Makefile vi Makefile.conf
Končno zgradite, preizkusite in namestite:
make make test sudo make install
Če želite pridobiti več informacij o tem, pa tudi, da boste lahko našli dokumentacijo o uporabi Yosys, lahko obiščite naslednjo povezavo.