Recientemente pod plaščem fundacije Linux je nastal nov projekt, zavezništvo CHIPS "Skupna strojna oprema za vmesnike, procesorje in sisteme"(Skupna strojna oprema za vmesnike, procesorje in sisteme), namenjen spodbujanju odprtih sistemov strojne opreme in razviti rešitve, ki temeljijo na arhitekturi RISC-V.
Ustanovitelji tega nov projekt "CHIPS Alliance" to so Google, SiFive, Western Digital in Esperanto Technologies. CHIPS Alliance naj bi se postavil kot nevtralna in neodvisna platforma.
Kaj je zveza CHIPS?
Ta platforma omogočili različnim proizvajalcem opreme (Strojna oprema) lahko skupaj razvijejo svoje projekte za ustvarjanje odprtega CPU izvajanja in enojni sistemi (SoC) z uporabo arhitekture RISC-V.
RISC-V (izgovarja se "Risk-Five") je brezplačna arhitektura nabora navodil (ISA), zasnovana na strojni opremi, z RISC-podobno zasnovo. Za razliko od večine naborov ukazov so RISC-V brezplačni in odprti ter jih je mogoče uporabiti za kateri koli namen.
Dovoli vsakomur načrtovanje, izdelavo in prodajo čipov in programske opreme RISC-V. Čeprav to ni prva odprta arhitektura ISA, je pa pomembna, ker je zasnovana tako, da je uporabna za široko paleto naprav.
Pa čeprav trenutno se organizacija fundacije RISC-V ukvarja samo z arhitekturo iz nabora navodil, vendar se ne ukvarja s posebnimi izvedbami.
Zato se je rodil ta novi temelj in naloga zveze CHIPS je pripraviti standardno zasnovo odprtega čipa za mobilne naprave, računalniške sisteme, zabavno elektroniko in internet stvari.
"Odprto sodelovanje že večkrat kaže, da industriji pomaga pospešiti čas na trgu, doseči dolgoročno vzdrževanje in ustvariti dejanske standarde," je povedal Mike Dolan, podpredsednik strateških programov za fundacijo Linux. "
Kot vaš prvi prispevek, ustanovitelji zveze CHIPS so predstavili naslednje projekte za skupni razvoj.
Jedro SweRV
ta je 32-bitni procesor RISC-V, ki ga je razvil Western Digital. Čip deluje na frekvenci 1,8 GHz, Zasnovan je na arhitekturi z dvostopenjskimi cevovodi z 8 nivoji (dvosmerni super skali) in je zasnovan za proizvodnjo z 2-nanometrsko CMOS procesno tehnologijo.
Sheme, dokumentacija, modeli CAD, zasnova čipov, mikrokoda in popolna izvedba v jeziku Verilog so odprti pod licenco Apache 2.0.
OmniXtend
Es omrežni protokol, ki zagotavlja doslednost predpomnilnika pri prenosu podatkov po Ethernetu.
OmniXtend bo omogoča izmenjavo sporočil neposredno s predpomnilnikom procesorja in se lahko uporablja za povezovanje različnih pospeševalnikov, pomnilniških naprav, pomnilniških naprav (NVDIMM) in omrežnih vmesnikov na SoC, pa tudi za ustvarjanje sistemov z več RISC-V čipi. Projekt prenesel Western Digital.
UVM
Google je prenesel izvajanje metodologije univerzalnega preverjanja (UVM) za testiranje izjemnih situacij računalniških elementov RISC-V in orodij za oblikovanje.
Zlasti govorimo o prilagodljivem generatorju pretoka navodil, ki se lahko uporablja za prepoznavanje napak in ozkih grl na ravni arhitekture in mikroarhitekture.
podjetje da pet, ustanovili ustvarjalci RISC-V, pripravili so prvi prototip procesorja, ki temelji na RISC-V, poleg tega pa so skupaj z UC Berkeley ustvarili nov jezik za opis strojne opreme Chisel.
V projekt bo prenesel generator SoC RocketChip, začetna izdaja doslednega vmesnika TileLink za povezavo komponent SoC in okvira za diplomacijo.
V okviru skupnega projekta bo SiFive nadaljeval tudi razvoj jezika Chisel in začasno predstavitev FIRRTL.
Trenutno Na podlagi specifikacije RISC-V različna podjetja in skupnosti z različnimi brezplačnimi licencami (BSD, MIT, Apache 2.0) razvijajo 21 različic mikroprocesorskih jeder:
10 SoC-jev in 6 čipov, ki so že na voljo v prodaji (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 in RavenRV32).
Podpora za RISC-V obstaja že od izdaj Glibc 2.27, binutils 2.30, gcc 7 in Linux jedra 4.15.
vir: https://www.linuxfoundation.org