Minulý týždeň Vyhlásil to W. Clifford, ktorý vydal novú verziu 0.8 produktu Yosys.
Pre tých, ktorí o Yosys nepočuli, môžem vám povedať, že naprToto je rámec pre nástroje syntézy RTL. Momentálne sa počíta so širokou kompatibilitou Verilogu a poskytuje základnú sadu algoritmov syntézy pre rôzne aplikačné domény.
V tomto novom vydaní bolo pridaných veľa vecí, ale hlavná informácia, ktorú možno vidieť v poznámke k vydaniu, je, že vývoj Yosys je veľmi aktívny.
Cieľ spoločnosti Yosys stať sa „bezplatným nožom švajčiarskej armády“ FPGA možno dnes považovať za takmer nepostrádateľný.
O aplikácii Yosys Open SYnthesis Suite
yosys sa dá prispôsobiť vykonaním akejkoľvek syntéznej práce kombináciou existujúcich prechodov (algoritmy) pomocou syntéznych skriptov a pridaním ďalších povolení podľa potreby pri rozširovaní kódovej základne Yosys C ++.
Yosys je bezplatný softvér licencovaný na základe licencie ISC (licencia kompatibilná s GPL, ktorá je podobná z hľadiska licencie MIT alebo 2-klauzuly BSD licencie).
V procese vývoja FPGA / ASIC je syntéza krokom prevodu simulovaného hardvérového modelu na „RTL netlist“, z ktorého je možné odvodiť skutočný obvod.
O spoločnosti Verilog
Verilog je hardvérový modelovací jazyk (Hardware Description Language HDL) na popis simulácie digitálnych obvodov.
Tento model Verilog slúži ako špecifikácia pre „fyzickú“ realizáciu modelovaného komponentu.
Na syntézu HDL sa dá pozerať ako na konverziu HDL kódu na „elektronickú schému“ pozostávajúcu z navzájom prepojených digitálnych komponentov. Toto sa nazýva „Zoznam sietí RTL“ (úroveň prenosu protokolu).
Yosys nie je jediný slobodný softvér pre syntézu Verilog (Tiež nás môže napadnúť použitie ODIN II v softvérovom balíku VTR).
Bezpochyby je to však slobodný softvér, o ktorom sa hovorí naposledy a ktorého vývoj je najaktívnejší.
V skutočnosti Yosys sa teraz zameriava na veľa podobných lacných FPGA CoolRunner-II, ECP5, MAX10, Cyclone IV a najmä ICE40.
ICE40 je na zozname trochu zvláštny, pretože pre toto FPGA bol spustený celý vývojový reťazec.
Samozrejme môžeme urobiť syntézu Verilog, pretože FPGA je kompatibilný s Yosys, ale aj smerovacie miesto s arachnepnr, ako aj generovanie konfiguračného súboru (bitstream) pomocou Icepack / iceprog.
Je tiež možné skontrolovať časy pomocou icetime.
O novej verzii Yosys
- V rámci tohto nového uvedenia na trh Yosys boli oznámené nové funkcionality, z ktorých je možné vyzdvihnúť nasledujúce položky:
- Jazyk FIRRTL používaný programom Chisel3 je možným backendom na generovanie netlistu;
- Podporu formálneho overovacieho modulu yosys-smtb možno takmer považovať za stabilnú.
- Zoznam podporovaných obvodov FPGA (a ďalších ASIC) je beznádejne dlhý;
- Rovnako ako formáty «netlist», ktoré umožňujú opätovnú integráciu do proprietárneho softvéru zakladateľov: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Ako nainštalovať Yosys na Linux?
Pre koho to je majú záujem vyskúšať tento nástroj, môžu vykonať inštaláciu na svojich systémoch. Musí pri tom postupovať podľa pokynov, ktoré zdieľame nižšie.
na tí, ktorí sú používateľmi Ubuntu a jeho derivátov, sa môžu tešiť z jednoduchej inštalácie. To sa dá dosiahnuť pridaním nasledujúceho úložiska do vášho systému.
Najskôr musíme otvoriť terminál s Ctrl + ALT + T a v ňom vykonať nasledujúci príkaz:
sudo add-apt-repository ppa:saltmakrell/ppa
Hotovo, teraz musíme aktualizovať náš zoznam balíkov a úložísk o:
sudo apt-get update
A nakoniec aplikáciu nainštalujeme pomocou:
sudo apt-get install yosys
Pre zvyšok distribúcie Linuxu musíme tento nástroj skompilovať. Za týmto účelom musíme naklonovať zdrojový kód úložiska GIT:
git clone https://github.com/cliffordwolf/yosys.git
Konfigurujte nastavenia zostavy pomocou:
make config-clang vi Makefile vi Makefile.conf
Nakoniec zostavte, otestujte a nainštalujte:
make make test sudo make install
Za účelom získania ďalších informácií a informácií o používaní Yosysu, môžete navštívte nasledujúci odkaz.