Recentemente sob o manto da Linux Foundation, um novo projeto foi formado, a CHIPS Alliance "Hardware comum para interfaces, processadores e sistemas"(Hardware comum para interfaces, processadores e sistemas), destinado a promover sistemas de hardware abertos e desenvolver soluções baseadas na arquitetura RISC-V.
Os fundadores deste novo projeto "CHIPS Alliance" eles são Google, SiFive, Western Digital e Esperanto Technologies. A CHIPS Alliance está destinada a se posicionar como uma plataforma neutra e independente.
O que é a Aliança CHIPS?
Esta plataforma permitirá que vários fabricantes de equipamentos (Hardware) podem desenvolver seus projetos em conjunto para criar implementações de CPU out-of-the-box abertas e sistemas de chip único (SoC) usando a arquitetura RISC-V.
RISC-V (pronuncia-se "Risk-Five") é uma arquitetura de conjunto de instruções baseada em hardware (ISA) gratuita com um design semelhante ao RISC. Ao contrário da maioria dos conjuntos de instruções, os RISC-Vs são gratuitos e abertos e podem ser usados para qualquer finalidade.
Permitir que qualquer pessoa projete, fabrique e venda chips e software RISC-V. Embora não seja o primeiro ISA de arquitetura aberta, é significativo porque foi projetado para ser útil em uma ampla gama de dispositivos.
Apesar atualmente a organização da Fundação RISC-V lida apenas com arquitetura do conjunto de instruções, mas não lida com implementações específicas.
É por isso que esta nova fundação nasceu e a tarefa da Aliança CHIPS é preparar um design de chip aberto padrão para dispositivos móveis, sistemas de computador, eletrônicos de consumo e a Internet das coisas.
"A colaboração aberta tem se mostrado repetidamente para ajudar as indústrias a acelerar o tempo de lançamento no mercado, alcançar manutenção de longo prazo e criar padrões de fato", disse Mike Dolan, vice-presidente de programas estratégicos da Linux Foundation. "
Como sua contribuição inicial, os fundadores da CHIPS Alliance apresentaram os seguintes projetos para desenvolvimento conjunto.
Núcleo SweRV
Esta é um processador RISC-V de 32 bits desenvolvido pela Western Digital. O chip opera a uma frequência de 1,8 GHz, Ele é construído em uma arquitetura com dutos de tronco duplo de 8 níveis (superescala de 2 vias) e é projetado para produção usando tecnologia de processo CMOS de 28 nm.
Esquemas, documentação, modelos CAD, design de chip, microcódigo e implementação completa na linguagem Verilog estão abertos sob a licença Apache 2.0.
OmniXtend
Es um protocolo de rede que fornece consistência de cache ao transferir dados pela Ethernet.
OmniXtend irá permite que você troque mensagens diretamente com o cache do processador e pode ser usado para conectar vários aceleradores, dispositivos de armazenamento, dispositivos de memória (NVDIMMs) e interfaces de rede ao SoC, bem como para criar sistemas com vários chips RISC-V. Projeto transferido pela Western Digital.
UVM
O Google transferiu a implementação da Metodologia de Verificação Universal (UVM) para testes de resistência de elementos de computação RISC-V e ferramentas de design.
Em particular, estamos falando sobre um gerador de fluxo de instrução personalizável, que pode ser usado para identificar falhas e gargalos no nível de arquitetura e microarquitetura.
A empresa SimCinco, fundada pelos criadores do RISC-V eles prepararam o primeiro protótipo de um processador baseado no RISC-V, além de criar uma nova linguagem de descrição de hardware Chisel em conjunto com a UC Berkeley.
Transferirá o gerador RocketChip SoC para o projeto, o lançamento inicial da interface TileLink consistente para vincular componentes SoC e a estrutura Diplomacy.
Como parte do projeto conjunto, o SiFive também continuará o desenvolvimento da linguagem Chisel e a apresentação provisória do FIRRTL.
Atualmente, Com base na especificação RISC-V, diferentes empresas e comunidades sob várias licenças gratuitas (BSD, MIT, Apache 2.0) estão desenvolvendo 21 variantes de núcleos de microprocessador:
10 SoCs e 6 chips já disponíveis comercialmente (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 e RavenRV32).
O suporte para RISC-V existe desde os lançamentos de Glibc 2.27, binutils 2.30, gcc 7 e o kernel Linux 4.15.
fonte: https://www.linuxfoundation.org