CHIPS Alliance, sojusz promujący otwarte chipy i układy SoC

chipy sojusz fundacji linux

Ostatnio pod płaszczem Linux Foundation powstał nowy projekt, CHIPS Alliance "Wspólny sprzęt dla interfejsów, procesorów i systemów"(Wspólny sprzęt dla interfejsów, procesorów i systemów), mające na celu promowanie otwartych systemów sprzętowych i opracowujemy rozwiązania w oparciu o architekturę RISC-V.

Założyciele tego nowy projekt „CHIPS Alliance” Są to technologie Google, SiFive, Western Digital i Esperanto. Przeznaczeniem CHIPS Alliance jest pozycjonowanie się jako neutralna i niezależna platforma.

Co to jest sojusz CHIPS?

Ta platforma pozwoli różnym producentom sprzętu (Sprzęt komputerowy) mogą wspólnie opracowywać swoje projekty, aby tworzyć gotowe implementacje otwartych procesorów oraz systemy jednoukładowe (SoC) wykorzystujące architekturę RISC-V.

RISC-V (wymawiane jako „Risk-Five”) to bezpłatna architektura zestawu instrukcji sprzętowych (ISA) oparta na konstrukcji podobnej do RISC. W przeciwieństwie do większości zestawów instrukcji, RISC-V jest darmowy i otwarty i może być używany w dowolnym celu.

Umożliwienie każdemu projektowania, produkcji i sprzedaży chipów i oprogramowania RISC-V. Chociaż nie jest to pierwszy ISA o otwartej architekturze, jest on znaczący, ponieważ został zaprojektowany tak, aby był użyteczny na szerokiej gamie urządzeń.

Chociaż obecnie organizacja Fundacji RISC-V zajmuje się wyłącznie architekturą ze zbioru instrukcji, ale nie zajmuje się konkretnymi implementacjami.

Dlatego narodziła się ta nowa fundacja i zadanie Sojuszu CHIPS jest przygotowanie standardowego otwartego projektu chipa dla urządzeń mobilnych, systemów komputerowych, elektroniki użytkowej i internetu rzeczy.

„Wielokrotnie wykazano, że otwarta współpraca pomaga branżom skrócić czas wprowadzania na rynek, osiągnąć długoterminowe utrzymanie i stworzyć de facto standardy” - powiedział Mike Dolan, wiceprezes ds. Programów strategicznych w Linux Foundation. "

Jako swój początkowy wkład, Założyciele CHIPS Alliance przedstawili następujące projekty do wspólnego rozwoju.

żetony sojuszu

Rdzeń SweRV

to to 32-bitowy procesor RISC-V opracowany przez firmę Western Digital. Chip działa na częstotliwości 1,8 GHz, Jest zbudowany na architekturze z 8-poziomowymi podwójnymi potokami magistrali (2-kierunkowa superskala) i jest przeznaczony do produkcji z wykorzystaniem technologii procesowej 28nm CMOS.

Schemat, dokumentacja, modele CAD, projekt chipa, mikrokod i pełna implementacja w języku Verilog są otwarte na licencji Apache 2.0.

OmniXtend

Es protokół sieciowy zapewniający spójność pamięci podręcznej podczas przesyłania danych przez Ethernet.

OmniXtend będzie umożliwia wymianę wiadomości bezpośrednio z pamięcią podręczną procesora i może być używany do łączenia różnych akceleratorów, urządzeń pamięci masowej, urządzeń pamięci (NVDIMM) i interfejsów sieciowych do SoC, a także do tworzenia systemów z wieloma układami RISC-V. Projekt przekazany przez Western Digital.

UVM

Firma Google przeniosła implementację Universal Verification Methodology (UVM) do testów warunków skrajnych elementów obliczeniowych RISC-V i narzędzi projektowych.

W szczególności mówimy o konfigurowalnym generatorze przepływu instrukcji, który można wykorzystać do identyfikacji wad i wąskich gardeł na poziomie architektury i mikroarchitektury.

Firma Tak Pięć, założona przez twórców RISC-V przygotowała pierwszy prototyp procesora opartego na RISC-V, oprócz stworzenia nowego języka opisu sprzętu Chisel wspólnie z UC Berkeley.

Przeniesie generator RocketChip SoC do projektu, pierwsza wersja spójnego interfejsu TileLink łączącego komponenty SoC i ramy dyplomacji.

W ramach wspólnego projektu SiFive będzie również kontynuować rozwój języka Chisel i tymczasową prezentację FIRRTL.

Obecnie W oparciu o specyfikację RISC-V różne firmy i społeczności na różnych bezpłatnych licencjach (BSD, MIT, Apache 2.0) opracowują 21 wariantów rdzeni mikroprocesorowych:

10 układów SoC i 6 układów już dostępnych na rynku (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 i RavenRV32).

Obsługa RISC-V istnieje od czasu wydania Glibc 2.27, binutils 2.30, gcc 7 i jądra Linux 4.15.

źródło: https://www.linuxfoundation.org


Zostaw swój komentarz

Twój adres e-mail nie zostanie opublikowany. Wymagane pola są oznaczone *

*

*

  1. Odpowiedzialny za dane: AB Internet Networks 2008 SL
  2. Cel danych: kontrola spamu, zarządzanie komentarzami.
  3. Legitymacja: Twoja zgoda
  4. Przekazywanie danych: Dane nie będą przekazywane stronom trzecim, z wyjątkiem obowiązku prawnego.
  5. Przechowywanie danych: baza danych hostowana przez Occentus Networks (UE)
  6. Prawa: w dowolnym momencie możesz ograniczyć, odzyskać i usunąć swoje dane.