Praėjusią savaitę Apie tai pranešė W. Cliffordas, išleidęs naują „Yosys“ versiją 0.8.
Tiems, kurie dar nėra girdėję apie „Yosys“, galiu pasakyti, kad elTai yra RTL sintezės įrankių sistema. Šiuo metu skaičiuojama su plačiu „Verilog“ suderinamumu ir pateikia pagrindinį įvairių taikymo sričių sintezės algoritmų rinkinį.
Šiame naujame leidinyje buvo pridėta daug dalykų, tačiau pagrindinė informacija, kurią galima pamatyti išleidimo pastaboje, yra ta, kad „Yosys“ plėtra yra labai aktyvi.
„Yosys“ tikslas tapti FPGA „nemokamu Šveicarijos armijos peiliu“ šiandien gali būti laikomas beveik nepakeičiamu.
Apie „Yosys Open SYnthesis Suite“
yosys gali būti pritaikytas atlikti bet kokius sintezės darbus, derinant esamus leidimus (algoritmai) naudojant sintezės scenarijus ir pridedant papildomų leidimų, jei reikia išplėsti „Yosys C ++“ kodų bazę.
„Yosys“ yra nemokama programinė įranga, licencijuota pagal ISC licenciją (GPL reikalavimus atitinkanti licencija, panaši į MIT licenciją arba 2 punktų BSD licenciją).
FPGA / ASIC kūrimo procese sintezė yra imituojamo aparatinės įrangos modelio pavertimo „RTL netlist“, iš kurio galima gauti tikrąją grandinę, etapas.
Apie „Verilog“
Verilog yra aparatūros modeliavimo kalba (aparatūros aprašymo kalba HDL), skirta aprašyti skaitmeninių grandinių modeliavimą.
Šis „Verilog“ modelis yra „fizinio“ modeliuojamo komponento realizavimo specifikacija.
DTL sintezę galima vertinti kaip DTL kodo konversiją į „elektroninę schemą“, susidedančią iš tarpusavyje sujungtų skaitmeninių komponentų. Tai vadinama „RTL tinklo sąrašu“ (žurnalo perdavimo lygiu).
„Yosys“ nėra vienintelė nemokama „Verilog“ sintezės programinė įranga (Taip pat galime pagalvoti apie ODIN II naudojimą VTR programinės įrangos pakete).
Bet, be jokios abejonės, apie nemokamą programinę įrangą kalbėta paskutiniuoju metu ir kurios plėtra yra pati aktyviausia.
Iš tikrųjų „Yosys“ dabar taiko daugybę pigių FPGA, tokių kaip „CoolRunner-II“, ECP5, MAX10, „Cyclone IV“ ir ypač „ICE40“.
ICE40 yra šiek tiek ypatingas sąraše, nes šiai FPGA buvo paleista visa kūrimo grandinė.
Žinoma mes galime atlikti „Verilog“ sintezę, nes FPGA yra suderinama su „Yosys“, bet ir maršruto vietą su „arachnepnr“, taip pat konfigūracijos failo (bitų srauto) generavimą su „icepack“ / „iceprog“.
Taip pat galima patikrinti laiką su ledo laiku.
Apie naują „Yosys“ versiją
- Šiame naujame „Yosys“ pristatyme buvo paskelbtos naujos funkcijos, iš kurių galima pabrėžti šiuos dalykus:
- „Chisel3“ naudojama FIRRTL kalba yra galimas pagrindas, sukuriantis netlistą;
- Formalaus „yosys-smtb“ tikrinimo variklio palaikymą beveik galima laikyti stabiliu.
- Palaikomų FPGA (ir kitų ASIC) sąrašas yra beviltiškai ilgas;
- Taip pat „netlist“ formatai, leidžiantys iš naujo integruotis į nuosavą steigėjų programinę įrangą: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Kaip įdiegti „Yosys“ į „Linux“?
Tiems, kurie norėtų išbandyti šį įrankį, jie gali atlikti diegimą savo sistemose. Norėdami tai padaryti, jie turi vadovautis toliau pateiktomis instrukcijomis.
į tie, kurie yra „Ubuntu“ vartotojai, ir jo dariniai gali mėgautis paprasta instaliacija. Tai galima padaryti prie sistemos pridėjus šią saugyklą.
Pirmiausia turime atidaryti terminalą naudodami „Ctrl“ + ALT + T ir jame vykdyti šią komandą:
sudo add-apt-repository ppa:saltmakrell/ppa
Kai tai bus padaryta, dabar turime atnaujinti savo paketų ir saugyklų sąrašą:
sudo apt-get update
Galiausiai mes įdiegiame programą su:
sudo apt-get install yosys
Likusiems „Linux“ paskirstymams turime sukompiliuoti įrankį. Tam turime klonuoti GIT saugyklos šaltinio kodą:
git clone https://github.com/cliffordwolf/yosys.git
Konfigūruokite komponavimo parametrus naudodami:
make config-clang vi Makefile vi Makefile.conf
Galiausiai sukurkite, išbandykite ir įdiekite:
make make test sudo make install
Norėdami gauti daugiau informacijos apie tai ir sužinoti dokumentus apie „Yosys“ naudojimą, galite apsilankykite šioje nuorodoje.