Yosys: Verilog 合成ツールのオープンソースフレームワーク

先週 Yosysの新しいバージョン0.8をリリースしたW.Cliffordによって発表が行われました。

Yosysについて聞いたことがない人のために私はあなたにそれを言うことができますeこれはRTL合成ツールのフレームワークです。現在カウント 幅広いVerilog互換性 さまざまなアプリケーションドメインの合成アルゴリズムの基本セットを提供します。

この新しいリリースには多くのものが追加されています、しかしリリースノートで見ることができる主な情報はYosysの開発が非常に活発であるということです。

FPGAの「無料のスイスアーミーナイフ」になるというYosysの目標は、今日ではほぼ不可欠であると見なすことができます。

Yosys Open SYnthesisSuiteについて

ヨシス 既存のパスを組み合わせることにより、任意の合成作業を実行するように適合させることができます （アルゴリズム） Yosys C ++コードベースを拡張するときに、合成スクリプトを使用し、必要に応じてパスを追加します。

Yosysは、ISCライセンス（MITライセンスまたは2条項BSDライセンスと同様のGPL準拠ライセンス）の下でライセンスされた自由ソフトウェアです。

FPGA / ASIC開発プロセスでは、合成は、シミュレートされたハードウェアモデルを「RTLネットリスト」に変換するステップであり、そこから実際の回路を導き出すことができます。

ベリログ は、デジタル回路のシミュレーションを記述するためのハードウェアモデリング言語（ハードウェア記述言語HDL）です。

このVerilogモデルは、モデル化されたコンポーネントの「物理的」実現の仕様として機能します。

HDL合成は、HDLコードを互いに接続されたデジタルコンポーネントで構成される「電子スキーム」に変換するものと見なすことができます。これは「RTLネットワークリスト」（ログ転送レベル）と呼ばれます。

YosysはVerilog合成のための唯一のフリーソフトウェアではありません （VTRソフトウェアスイートでODIN IIを使用することも考えられます）。

しかし、間違いなく、自由ソフトウェアは最近話題になり、その開発が最も活発なものです。

実際には、 Yosysは現在、次のような多くの安価なFPGAをターゲットにしています。 CoolRunner-II、ECP5、MAX10、Cyclone IV、特にICE40。

このFPGAに関しては、開発チェーン全体が立ち上げられているため、ICE40はリストの中で少し特別です。

もちろん FPGAはYosysと互換性があるため、Verilog合成を実行できます、arachnepnrを使用したルーティング場所、およびicepack / iceprogを使用した構成ファイル（ビットストリーム）の生成。

アイスタイムで時間を確認することも可能です。

誰のために このツールを試すことができることに興味があります、システムにインストールを実行できます。これを行うには、以下で共有する指示に従う必要があります。

へ Ubuntuユーザーとその派生物である人は簡単なインストールを楽しむことができます。これは、次のリポジトリをシステムに追加することで実行できます。

まず、Ctrl + ALT + Tでターミナルを開き、その中で次のコマンドを実行する必要があります。

sudo add-apt-repository ppa:saltmakrell/ppa

これを実行したら、パッケージとリポジトリのリストを次のように更新する必要があります。

sudo apt-get update

そして最後に、次のコマンドでアプリケーションをインストールします。

sudo apt-get install yosys

残りのLinuxディストリビューションでは、ツールをコンパイルする必要があります。このために、GITリポジトリのソースコードを複製する必要があります。

git clone https://github.com/cliffordwolf/yosys.git

次のコマンドでビルド設定を構成します。

make config-clang

vi Makefile

vi Makefile.conf

最後に、ビルド、テスト、およびインストールします。

make

make test

sudo make install

それについてのより多くの情報を得るために、そしてYosysの使用に関するドキュメントを見つけることができるようにするために、あなたはすることができます次のリンクにアクセスしてください。