Prošli tjedan Najavu je objavio W. Clifford koji je objavio novu verziju 0.8 Yosysa.
Za one koji nisu čuli za Yosys mogu vam reći da je eOvo je okvir za RTL alate za sintezu. Trenutno se računa sa širokom kompatibilnošću Veriloga i pruža osnovni skup algoritama sinteze za različite domene aplikacija.
Mnogo je stvari dodano u ovo novo izdanje, ali glavna informacija koja se može vidjeti u napomeni o izdanju je da je razvoj Yosysa vrlo aktivan.
Yosysov cilj da postane FPGA-in "besplatni švicarski nož" danas se može smatrati gotovo prijeko potrebnim.
O Yosys Open Synthesis Suiteu
yosys može se prilagoditi izvođenju bilo kojeg sintetskog rada kombiniranjem postojećih prolaza (algoritmi) korištenjem sintetičkih skripti i dodavanjem dodatnih prolaza po potrebi prilikom proširenja baze koda Yosys C ++.
Yosys je besplatni softver licenciran pod ISC licencom (GPL-usklađena licenca koja je slična u smislu MIT licence ili BSD licence s dvije klauzule).
U FPGA / ASIC razvojnom procesu, sinteza je korak pretvaranja simuliranog hardverskog modela u "RTL netlist" iz kojeg se može izvesti stvarni sklop.
O Verilogu
Verilog je jezik za modeliranje hardvera (Hardware Description Language HDL) za opisivanje simulacije digitalnih sklopova.
Ovaj Verilog model služi kao specifikacija za "fizičku" realizaciju modelirane komponente.
Sinteza HDL-a može se promatrati kao pretvorba HDL koda u "elektroničku shemu" koja se sastoji od međusobno povezanih digitalnih komponenata. To se naziva "Popis RTL mreža" (razina prijenosa dnevnika).
Yosys nije jedini besplatni softver za sintezu Verilog (Možemo se sjetiti i upotrebe ODIN-a II u programskom paketu VTR).
No, bez sumnje je slobodni softver onaj o kojem se nedavno govorilo i čiji je razvoj najaktivniji.
U stvari, Yosys sada cilja puno jeftinih FPGA-a poput CoolRunner-II, ECP5, MAX10, Cyclone IV i posebno ICE40.
ICE40 je pomalo poseban na popisu, jer je za ovaj FPGA pokrenut čitav razvojni lanac.
Naravno, možemo napraviti Verilog sintezu jer je FPGA kompatibilan s Yosysom, ali i mjesto usmjeravanja s arachnepnr, kao i generiranje konfiguracijske datoteke (bitstream) s icepack / iceprog.
Također je moguće vrijeme provjeriti s ledom.
O novoj verziji Yosysa
- U ovom novom izdanju Yosys najavljene su nove funkcionalnosti, od kojih se može istaknuti sljedeće:
- Jezik FIRRTL koji koristi Chisel3 moguća je pozadina za generiranje popisa mreža;
- Podrška formalnog mehanizma za verifikaciju yosys-smtb gotovo se može smatrati stabilnom.
- Popis podržanih FPGA-a (i ostalih ASIC-ova) beznadno je dugačak;
- Kao i formati «netlist» koji omogućuju ponovnu integraciju u vlasnički softver osnivača: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Kako instalirati Yosys na Linux?
Za koga je zanima mogućnost isprobavanja ovog alata, oni mogu izvršiti instalaciju na svojim sustavima. Da bi to učinili, moraju slijediti upute koje dijelimo u nastavku.
u oni koji su korisnici Ubuntu-a i njegovi derivati mogu uživati u jednostavnoj instalaciji. To se može učiniti dodavanjem sljedećeg spremišta u vaš sustav.
Prvo moramo otvoriti terminal s Ctrl + ALT + T i u njemu izvršiti sljedeću naredbu:
sudo add-apt-repository ppa:saltmakrell/ppa
Nakon što to učinimo, sada moramo ažurirati naš popis paketa i spremišta sa:
sudo apt-get update
I na kraju instaliramo aplikaciju sa:
sudo apt-get install yosys
Za ostatak Linux distribucija moramo kompilirati alat. Za to moramo klonirati izvorni kod GIT spremišta:
git clone https://github.com/cliffordwolf/yosys.git
Konfigurirajte postavke gradnje pomoću:
make config-clang vi Makefile vi Makefile.conf
Napokon izradite, testirajte i instalirajte:
make make test sudo make install
Da biste dobili više informacija o tome, kao i da biste mogli pronaći dokumentaciju o upotrebi Yosysa, možete to učiniti posjetite sljedeću poveznicu.