Recientemente pod plaštom zaklade Linux formiran je novi projekt, CHIPS savez "Uobičajeni hardver za sučelja, procesore i sustave"(Uobičajeni hardver za sučelja, procesore i sustave), namijenjen promicanju otvorenih hardverskih sustava i razviti rješenja temeljena na RISC-V arhitekturi.
Utemeljitelji ovoga novi projekt "CHIPS Alliance" to su Google, SiFive, Western Digital i Esperanto Technologies. CHIPS Alliance predodređen je da se postavi kao neutralna i neovisna platforma.
Što je CHIPS Savez?
Ova platforma omogućit će raznim proizvođačima opreme (Hardver) mogu zajedno razvijati svoje projekte kako bi stvorili otvorene implementacije CPU-a iz kutije i jednočipni sustavi (SoC) koji koriste RISC-V arhitekturu.
RISC-V (izgovara se "Risk-Five") besplatna je arhitektura skupa instrukcija (ISA) koja se temelji na dizajnu sličnom RISC-u. Za razliku od većine skupova uputa, RISC-V je besplatan i otvoren i može se koristiti u bilo koju svrhu.
Omogućavanje bilo kome da dizajnira, proizvodi i prodaje RISC-V čipove i softver. Iako nije prva otvorena arhitektura ISA, ali je značajna jer je dizajnirana da bude korisna na širokom spektru uređaja.
Iako trenutno se organizacija Zaklade RISC-V bavi samo arhitekturom iz skupa uputa, ali se ne bavi određenim implementacijama.
Zbog toga je rođena nova zaklada i zadatak CHIPS saveza je pripremiti standardni dizajn otvorenog čipa za mobilne uređaje, računalne sustave, potrošačku elektroniku i Internet stvari.
"Otvorena suradnja više puta je pokazana kako bi pomogla industrijama da ubrzaju tržište, postignu dugoročno održavanje i stvore de facto standarde", rekao je Mike Dolan, potpredsjednik strateških programa za Linux Foundation. "
Kao vaš početni doprinos, osnivači saveza CHIPS predstavili su sljedeće projekte za zajednički razvoj.
SweRV jezgra
ovo je 32-bitni RISC-V procesor koji je razvio Western Digital. Čip radi na frekvenciji od 1,8 GHz, Izgrađena je na arhitekturi s dvostrukim magistralnim cijevima s 8 razina (dvosmjerna super skala) i dizajnirana je za proizvodnju primjenom 2nm CMOS procesne tehnologije.
Sheme, dokumentacija, CAD modeli, dizajn čipa, mikrokôd i potpuna implementacija na jeziku Verilog otvoreni su pod licencom Apache 2.0.
OmniXtend
Es mrežni protokol koji omogućuje dosljednost predmemorije pri prijenosu podataka putem Etherneta.
OmniXtend hoće omogućuje vam razmjenu poruka izravno s predmemorijom procesora i može se koristiti za povezivanje različitih akceleratora, uređaja za pohranu, memorijskih uređaja (NVDIMM-ova) i mrežnih sučelja na SoC, kao i za stvaranje sustava s više RISC-V čipova. Projekt prenio Western Digital.
UVM
Google je prenio primjenu metodologije univerzalne provjere (UVM) za testiranje otpornosti na stres RISC-V računalnih elemenata i alata za dizajn.
Konkretno, govorimo o prilagodljivom generatoru protoka instrukcija koji se može koristiti za identificiranje nedostataka i uskih grla na razini arhitekture i mikroarhitekture.
Tvrtka da pet, osnovali su ih tvorci RISC-V, pripremili su prvi prototip procesora temeljenog na RISC-V, uz stvaranje novog jezika za opis hardvera Chisel zajedno s UC Berkeley.
Prenijet će RocketChip SoC generator na projekt, početno izdanje dosljednog sučelja TileLink za povezivanje SoC komponenata i okvira za diplomaciju.
Kao dio zajedničkog projekta, SiFive će također nastaviti razvoj jezika Chisel i privremenu prezentaciju FIRRTL-a.
Trenutno, Na temelju RISC-V specifikacije, različite tvrtke i zajednice pod raznim besplatnim licencama (BSD, MIT, Apache 2.0) razvijaju 21 varijantu mikroprocesorskih jezgri:
10 SoC-ova i 6 čipova koji su već komercijalno dostupni (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 i RavenRV32).
Podrška za RISC-V postoji od izdavanja Glibc 2.27, binutils 2.30, gcc 7 i Linux kernela 4.15.
izvor: https://www.linuxfoundation.org