Récemment sous le manteau de la Linux Foundation, un nouveau projet a été formé, l'Alliance CHIPS "Matériel commun pour les interfaces, les processeurs et les systèmes"(Matériel commun pour les interfaces, les processeurs et les systèmes), destiné à promouvoir des systèmes matériels ouverts et développer des solutions basées sur l'architecture RISC-V.
Les fondateurs de ce nouveau projet "CHIPS Alliance" ce sont Google, SiFive, Western Digital et Esperanto Technologies. CHIPS Alliance est destinée à se positionner comme une plateforme neutre et indépendante.
Qu'est-ce que l'Alliance CHIPS?
Cette plateforme permettra à divers équipementiers (Hardware) peuvent développer leurs projets ensemble pour créer des implémentations de CPU ouvertes prêtes à l'emploi et les systèmes à puce unique (SoC) utilisant l'architecture RISC-V.
RISC-V (prononcé «Risk-Five») est une architecture de jeu d'instructions matérielles (ISA) libre basée sur une conception de type RISC. Contrairement à la plupart des jeux d'instructions, les RISC-V sont gratuits et ouverts et peuvent être utilisés dans n'importe quel but.
Permettre à quiconque de concevoir, fabriquer et vendre des puces et des logiciels RISC-V. Bien qu'il ne s'agisse pas du premier ISA à architecture ouverte, il est important car il est conçu pour être utile sur une large gamme de périphériques.
Même si actuellement l'organisation de la Fondation RISC-V ne s'occupe que d'architecture à partir du jeu d'instructions, mais il ne traite pas d'implémentations spécifiques.
C'est pourquoi cette nouvelle fondation est née et la mission de l'Alliance CHIPS est de préparer une conception de puce ouverte standard pour les appareils mobiles, les systèmes informatiques, l'électronique grand public et l'Internet des objets.
«Il a été démontré à plusieurs reprises que la collaboration ouverte aidait les industries à accélérer la mise sur le marché, à réaliser une maintenance à long terme et à créer des normes de facto», a déclaré Mike Dolan, vice-président des programmes stratégiques de la Linux Foundation. "
En tant que votre contribution initiale, les fondateurs de l'Alliance CHIPS ont présenté les projets suivants pour un développement conjoint.
Noyau SweRV
cette est un processeur RISC-V 32 bits développé par Western Digital. La puce fonctionne à une fréquence de 1,8 GHz, Il est construit sur une architecture avec des pipelines à double tronc à 8 niveaux (superscale 2 voies) et est conçu pour la production à l'aide de la technologie de processus CMOS 28 nm.
Les schémas, la documentation, les modèles CAO, la conception de puces, le microcode et l'implémentation complète dans le langage Verilog sont ouverts sous la licence Apache 2.0.
OmniXtend
Es un protocole réseau qui assure la cohérence du cache lors du transfert de données via Ethernet.
OmniXtend va vous permet d'échanger des messages directement avec le cache du processeur et peut être utilisé pour connecter divers accélérateurs, périphériques de stockage, périphériques de mémoire (NVDIMM) et interfaces réseau au SoC, ainsi que pour créer des systèmes avec plusieurs puces RISC-V. Projet transféré par Western Digital.
UVM
Google a transféré la mise en œuvre de la méthodologie de vérification universelle (UVM) pour tester les éléments de calcul RISC-V et les outils de conception.
En particulier, nous parlons d'un générateur de flux d'instructions personnalisable, qui peut être utilisé pour identifier les failles et les goulots d'étranglement au niveau de l'architecture et de la microarchitecture.
L'entreprise Oui Cinq, fondés par les créateurs de RISC-V, ils ont préparé le premier prototype d'un processeur basé sur RISC-V, en plus de créer un nouveau langage de description de matériel Chisel en collaboration avec l'UC Berkeley.
Transférera le générateur de SoC RocketChip vers le projet, la version initiale de l'interface cohérente TileLink pour relier les composants SoC et le cadre de diplomatie.
Dans le cadre du projet commun, SiFive poursuivra également le développement du langage Chisel et la présentation intermédiaire du FIRRTL.
Actuellement, Sur la base de la spécification RISC-V, différentes entreprises et communautés sous diverses licences libres (BSD, MIT, Apache 2.0) développent 21 variantes de cœurs de microprocesseurs:
10 SoC et 6 puces déjà disponibles dans le commerce (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 et RavenRV32).
Le support de RISC-V existe depuis les versions de Glibc 2.27, binutils 2.30, gcc 7 et le noyau Linux 4.15.
source: https://www.linuxfoundation.org