Recientemente Unter dem Mantel der Linux Foundation wurde ein neues Projekt gegründet, die CHIPS Alliance "Gemeinsame Hardware für Schnittstellen, Prozessoren und Systeme"(Gemeinsame Hardware für Schnittstellen, Prozessoren und Systeme) zur Förderung offener Hardwaresysteme und Entwicklung von Lösungen basierend auf der RISC-V-Architektur.
Die Gründer davon neues Projekt "CHIPS Alliance" Dies sind Google, SiFive, Western Digital und Esperanto Technologies. Die CHIPS Alliance soll sich als neutrale und unabhängige Plattform positionieren.
Was ist die CHIPS Alliance?
Diese Plattform wird verschiedene Gerätehersteller ermöglichen (Hardware) können ihre Projekte gemeinsam entwickeln, um offene CPU-Out-of-the-Box-Implementierungen zu erstellen und Single-Chip-Systeme (SoC) unter Verwendung der RISC-V-Architektur.
RISC-V (ausgesprochen "Risk-Five") ist eine kostenlose hardwarebasierte Befehlssatzarchitektur (ISA) mit einem RISC-ähnlichen Design. Im Gegensatz zu den meisten Befehlssätzen sind RISC-Vs kostenlos und offen und können für jeden Zweck verwendet werden.
Erlaubt jedem, RISC-V-Chips und -Software zu entwerfen, herzustellen und zu verkaufen. Es ist zwar nicht die erste ISA mit offener Architektur, sie ist jedoch von Bedeutung, da sie für eine Vielzahl von Geräten nützlich ist.
Obwohl Derzeit befasst sich die Organisation der RISC-V Foundation nur mit Architektur aus dem Befehlssatz, Es werden jedoch keine spezifischen Implementierungen behandelt.
Deshalb wurde diese neue Stiftung geboren und die Aufgabe der CHIPS Alliance ist die Erstellung eines Standard-Open-Chip-Designs für mobile Geräte, Computersysteme, Unterhaltungselektronik und das Internet der Dinge.
"Es hat sich wiederholt gezeigt, dass eine offene Zusammenarbeit den Branchen hilft, die Markteinführungszeit zu verkürzen, eine langfristige Wartung zu erreichen und De-facto-Standards zu schaffen", sagte Mike Dolan, Vizepräsident für strategische Programme bei der Linux Foundation. ""
Als Ihr erster Beitrag, Die Gründer der CHIPS Alliance stellten die folgenden Projekte zur gemeinsamen Entwicklung vor.
SweRV-Kern
diese ist ein 32-Bit-RISC-V-Prozessor, der von Western Digital entwickelt wurde. Der Chip arbeitet mit einer Frequenz von 1,8 GHz, Es basiert auf einer Architektur mit 8-stufigen Dual-Trunk-Pipelines (2-Wege-Superscale) und ist für die Produktion mit 28-nm-CMOS-Prozesstechnologie ausgelegt.
Schaltpläne, Dokumentationen, CAD-Modelle, Chipdesign, Mikrocode und die vollständige Implementierung in der Verilog-Sprache sind unter der Apache 2.0-Lizenz geöffnet.
OmniXtend
Es Ein Netzwerkprotokoll, das beim Übertragen von Daten über Ethernet Cache-Konsistenz bietet.
OmniXtend wird Ermöglicht den direkten Austausch von Nachrichten mit dem Prozessor-Cache und kann verwendet werden, um verschiedene Beschleuniger, Speichergeräte, Speichergeräte (NVDIMMs) und Netzwerkschnittstellen mit dem SoC zu verbinden sowie um Systeme mit mehreren RISC-V-Chips zu erstellen. Projekt von Western Digital übertragen.
UVM
Google hat die Implementierung der Universal Verification Methodology übertragen (UVM) zum Stresstest von RISC-V-Computerelementen und Entwurfswerkzeugen.
Insbesondere handelt es sich um einen anpassbaren Befehlsflussgenerator, mit dem Fehler und Engpässe auf Architektur- und Mikroarchitekturebene identifiziert werden können.
Das Unternehmen JaFünf, Von den Entwicklern von RISC-V gegründet, bereiteten sie den ersten Prototyp eines auf RISC-V basierenden Prozessors vor und erstellten zusammen mit UC Berkeley eine neue Hardwarebeschreibungssprache Chisel.
Überträgt den RocketChip SoC-Generator in das Projekt, die erste Version der konsistenten TileLink-Schnittstelle zur Verknüpfung von SoC-Komponenten und dem Diplomatie-Framework.
Im Rahmen des gemeinsamen Projekts wird SiFive auch die Entwicklung der Meißelsprache und die Zwischenpräsentation des FIRRTL fortsetzen.
Derzeit Basierend auf der RISC-V-Spezifikation entwickeln verschiedene Unternehmen und Communities unter verschiedenen kostenlosen Lizenzen (BSD, MIT, Apache 2.0) 21 Varianten von Mikroprozessorkernen:
10 SoCs und 6 Chips sind bereits im Handel erhältlich (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 und RavenRV32).
Die Unterstützung für RISC-V gibt es seit den Versionen von Glibc 2.27, binutils 2.30, gcc 7 und dem Linux-Kernel 4.15.
Quelle: https://www.linuxfoundation.org