nylig under kappen af Linux Foundation blev der dannet et nyt projekt, CHIPS Alliance "Almindelig hardware til grænseflader, processorer og systemer"(Almindelig hardware til grænseflader, processorer og systemer), der har til formål at fremme åbne hardwaresystemer og udvikle løsninger baseret på RISC-V-arkitekturen.
Grundlæggerne af dette nyt projekt "CHIPS Alliance" de er Google, SiFive, Western Digital og Esperanto Technologies. CHIPS Alliance er bestemt til at positionere sig som en neutral og uafhængig platform.
Hvad er CHIPS Alliance?
Denne platform vil tillade forskellige udstyrsproducenter (hardware) kan udvikle deres projekter sammen for at skabe åbne CPU-out-of-the-box implementeringer og single chip-systemer (SoC) ved hjælp af RISC-V-arkitekturen.
RISC-V (udtalt "Risk-Five") er en gratis hardwareinstruksionsarkitektur (ISA) baseret på et RISC-lignende design. I modsætning til de fleste instruktionssæt er RISC-V'er gratis og åbne og kan bruges til ethvert formål.
Tillader nogen at designe, fremstille og sælge RISC-V chips og software. Selvom det ikke er den første åbne arkitektur ISA, men det er vigtigt, fordi det er designet til at være nyttigt på en bred vifte af enheder.
Selvom I øjeblikket beskæftiger RISC-V Foundation sig kun med arkitektur fra instruktionssættet, men det beskæftiger sig ikke med specifikke implementeringer.
Derfor blev dette nye fundament født og CHIPS Alliance's opgave er at udarbejde et standard åbent chipdesign til mobile enheder, computersystemer, forbrugerelektronik og tingenes internet.
"Åbent samarbejde har gentagne gange vist sig at hjælpe brancher med at fremskynde tid til markedsføring, opnå langsigtet vedligeholdelse og skabe de facto standarder," sagde Mike Dolan, vicepræsident for strategiske programmer for Linux Foundation. "
Som dit oprindelige bidrag, grundlæggerne af CHIPS Alliance præsenterede følgende projekter til fælles udvikling.
SweRV Core
dette er en 32-bit RISC-V-processor udviklet af Western Digital. Chippen fungerer med en frekvens på 1,8 GHz, Det er bygget på en arkitektur med 8-niveau dobbelt trunk rør (2-vejs superscale) og er designet til produktion ved hjælp af 28nm CMOS procesteknologi.
Skemaer, dokumentation, CAD-modeller, chipdesign, mikrokode og fuld implementering på Verilog-sproget er åbne under Apache 2.0-licensen.
OmniXtend
Es en netværksprotokol, der giver cache-konsistens, når data overføres via Ethernet.
OmniXtend vil giver dig mulighed for at udveksle meddelelser direkte med processorens cache og kan bruges til at forbinde forskellige acceleratorer, lagerenheder, hukommelsesenheder (NVDIMM'er) og netværksgrænseflader til SoC samt til at oprette systemer med flere RISC-V-chips. Projekt overført af Western Digital.
UVM
Google har overført implementeringen af Universal Verification Methodology (UVM) til stresstest af RISC-V-computerelementer og designværktøjer.
Især taler vi om en brugerdefineret instruktionsflowgenerator, der kan bruges til at identificere fejl og flaskehalse på arkitektur- og mikroarkitekturniveau.
Firmaet Ja fem, grundlagt af skaberne af RISC-V forberedte de den første prototype af en processor baseret på RISC-V, ud over at skabe et nyt hardware beskrivelse sprog Mejsel sammen med UC Berkeley.
Overfører RocketChip SoC-generatoren til projektet, den første frigivelse af den konsistente TileLink-grænseflade til at forbinde SoC-komponenterne og Diplomacy-rammen.
Som en del af det fælles projekt vil SiFive også fortsætte udviklingen af mejselsproget og den foreløbige præsentation af FIRRTL.
Currently, Baseret på RISC-V-specifikationen udvikler forskellige virksomheder og samfund under forskellige gratis licenser (BSD, MIT, Apache 2.0) 21 varianter af mikroprocessorkerner:
10 SoC'er og 6 chips, der allerede er kommercielt tilgængelige (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 og RavenRV32).
Support til RISC-V har eksisteret siden udgivelserne af Glibc 2.27, binutils 2.30, gcc 7 og Linux-kernen 4.15.
kilde: https://www.linuxfoundation.org