V minulém týdnu Oznámil to W. Clifford, který vydal novou verzi 0.8 Yosys.
Pro ty, kteří o Yosys neslyšeli, mohu vám říci, že eToto je rámec pro nástroje syntézy RTL. Aktuálně se počítá se širokou kompatibilitou Verilogu a poskytuje základní sadu algoritmů syntézy pro různé aplikační domény.
V této nové verzi bylo přidáno mnoho věcí, ale hlavní informace, které lze vidět v poznámce k vydání, je, že vývoj Yosys je velmi aktivní.
Cíl Yosys stát se „bezplatným švýcarským armádním nožem“ FPGA lze dnes považovat za téměř nepostradatelný.
O aplikaci Yosys Open SYnthesis Suite
yosys lze upravit tak, aby prováděl jakoukoli syntézu kombinací stávajících povolení (algoritmy) pomocí syntézních skriptů a přidáním dalších předávání podle potřeby při rozšiřování základny kódu Yosys C ++.
Yosys je bezplatný software licencovaný na základě licence ISC (licence kompatibilní s GPL, která je obdobná z hlediska licence MIT nebo 2-klauzule BSD licence).
V procesu vývoje FPGA / ASIC je syntéza krokem převodu simulovaného hardwarového modelu na „RTL netlist“, ze kterého lze odvodit skutečný obvod.
O společnosti Verilog
Verilog je Hardware Modeling Language (Hardware Description Language HDL) pro popis simulace digitálních obvodů.
Tento model Verilog slouží jako specifikace pro „fyzickou“ realizaci modelované komponenty.
Na syntézu HDL lze pohlížet jako na převod kódu HDL do „elektronického schématu“ sestávajícího z digitálních komponent vzájemně propojených. Tomu se říká „RTL Network List“ (úroveň přenosu protokolu).
Yosys není jediný svobodný software pro syntézu Verilog (Můžeme také uvažovat o použití ODIN II v softwarové sadě VTR).
Ale bezpochyby je svobodný software ten, o kterém se hovoří naposledy a jehož vývoj je nejaktivnější.
Ve skutečnosti, Yosys nyní cílí na spoustu levných FPGA CoolRunner-II, ECP5, MAX10, Cyclone IV a zejména ICE40.
ICE40 je na seznamu trochu zvláštní, protože u tohoto FPGA byl spuštěn celý vývojový řetězec.
Samozřejmě můžeme udělat syntézu Verilog, protože FPGA je kompatibilní s Yosys, ale také umístění směrování s arachnepnr, stejně jako generování konfiguračního souboru (bitstream) pomocí icepack / iceprog.
Je také možné zkontrolovat časy pomocí icetime.
O nové verzi Yosys
- V tomto novém uvedení na trh Yosys byly oznámeny nové funkce, z nichž lze zdůraznit následující:
- Jazyk FIRRTL používaný Chisel3 je možným backendem pro generování netlistu;
- Podporu formálního ověřovacího modulu yosys-smtb lze téměř považovat za stabilní.
- Seznam podporovaných FPGA (a dalších ASIC) je beznadějně dlouhý;
- Stejně jako formáty «netlist», které umožňují opětovnou integraci do vlastního softwaru zakladatelů: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Jak nainstalovat Yosys na Linux?
Pro koho to je mají zájem o vyzkoušení tohoto nástroje, mohou provádět instalaci na svých systémech. K tomu musí dodržovat pokyny, které sdílíme níže.
na ti, kteří jsou uživateli Ubuntu a jeho deriváty, si mohou užít jednoduchou instalaci. Toho lze dosáhnout přidáním následujícího úložiště do vašeho systému.
Nejprve musíme otevřít terminál s Ctrl + ALT + T a spustit v něm následující příkaz:
sudo add-apt-repository ppa:saltmakrell/ppa
Hotovo, nyní musíme aktualizovat náš seznam balíčků a úložišť o:
sudo apt-get update
A nakonec aplikaci nainstalujeme pomocí:
sudo apt-get install yosys
U ostatních distribucí Linuxu musíme tento nástroj zkompilovat. K tomu musíme naklonovat zdrojový kód úložiště GIT:
git clone https://github.com/cliffordwolf/yosys.git
Konfigurujte nastavení sestavení pomocí:
make config-clang vi Makefile vi Makefile.conf
Nakonec sestavte, otestujte a nainstalujte:
make make test sudo make install
Chcete-li o něm získat více informací a najít dokumentaci o používání Yosys, můžete navštivte následující odkaz.