Un grup d'entusiastes (amb aportacions de Pixilica), estan desenvolupant el projecte RV64X, que té com a objectiu crear un conjunt d'instruccions de processament multimèdia i gràfics 3D complementaris que es pot utilitzar per integrar la funcionalitat de la GPU en els processadors RISC-V.
El projecte es posiciona com gratuït, no requereix regalies i no imposa condicions d'ús, la qual cosa permetrà crear GPU totalment obertes basades en RV64X.
Pixilica s'associa amb RV64X per proposar un nou conjunt d'instruccions gràfiques dissenyades per a gràfics 3D i processament de mitjans. Pot ser un ISA CPU-GPU fusionat.
Aquestes noves instruccions es basen en el conjunt d'instruccions de vector base RISC-V. Afegiran suport per a nous tipus de dades que són gràfics específics com extensions en capes en l'esperit de l'nucli RISC-V ISA.
sobre RV64X
RV64X es basa en les instruccions vectorials RISC-V ISA, Que es milloren amb suport per a nous tipus de dades i extensions específiques de gràfics.
Per exemple, es proposen operacions addicionals per al processament de píxels (RGBA), punts (xyzw), elements de textura (UVW- texels), vectors (operacions amb 2-4 elements), paràmetres dels materials, els càlculs de la il·luminació , les matemàtiques transcendentals, tampons de profunditat (Z - memòria intermèdia) i memòria intermèdia de marc (Framebuffer).
El primer prototip de GPU basat en RV64X està dissenyat per al seu ús en microcontroladors i es limitarà a el suport per a l'API de gràfics Vulkan, tot i que amb el temps, prometen afegir suport per a OpenGL i DirectX.
La principal motivació per al desenvolupament és la necessitat d'una arquitectura flexible que permeti la connexió d'extensions per resoldre eficaçment problemes específics, com el truncament en dues fases dels cons, l'ús de transformades ràpides de Fourier per a profunditats de color arbitràries i la implementació de maquinari SLAM.
Per exemple, RV64X permet la implementació de les seves pròpies etapes per al pipeline computacional, Memòria intermèdia geomètrics, de píxels i de quadres, així com la creació dels seus propis tessellators.
A més s'esmenta que amb RV64X, els fabricants de xips podran preparar les solucions que necessiten basant-se en la xarxa troncal existent, centrant-se en capacitats avançades, sense haver de perdre temps en coses comunes.
RV64X està evolucionant com un ISA híbrid CPU-GPU, el que permet la creació de microcontroladors gràfics especialitzats i processadors multinucli que combinen nuclis computacionals amb blocs per a realitzar operacions gràfiques.
Un processador que combina un nucli RISC-V amb un bloc de GPU sembla una sola unitat (sense assignació explícita de GPU) i es programa utilitzant un conjunt d'instruccions unificat de 64 bits i un model SIMD per el paral·lelisme de la capa de dades. L'arquitectura RV64X està evolucionant amb vista a una implementació compacta i eficient que es pugui implementar sobre la base de FPGA i ASIC.
El moviment de codi obert que va transformar el desenvolupament de programari està guanyant terreny entre els desenvolupadors de maquinari. Els primers esforços centrats en l'arquitectura RISC-V estan marcant el camí. Explorem la promesa i les trampes de el desenvolupament de maquinari obert en el nostre proper Projecte especial de codi obert.
Entre les característiques de l'arquitectura RV64X es troba l'ús d'un únic model de memòria a la CPU i la GPU, El que permet prescindir de mecanismes RPC / IPC addicionals per traduir trucades entre la memòria de la GPU i la CPU quan es processen operacions API 3D.
Les operacions de gràfics estàndard es poden implementar a nivell de microcodi. S'admet la creació d'ombrejadors personalitzats, rasterizadores i extensions de traçat de raigs. A més, les operacions vectorials es poden implementar a nivell de microcodi per a resoldre problemes de simulació, visió per ordinador i aprenentatge automàtic.
La implementació de referència RV64X inclou memòria cau L1 de 32 KB per a instruccions i dades, SRAM de 8 KB per microcodi, Descodificador d'instruccions, implementació de maquinari de conjunts d'instruccions RV32V i RV64X, descodificador d'instruccions esteses definit per microcodi, unitat lògica aritmètica vectorial (ALU), registre de 136 bits arxiu amb 1024 elements, una Unitat de Funció Especial (SFU), una Unitat de textura i un framebuffer local configurable.
Finalment, si vols conèixer més a l'respecte pots consultar els detalls a la publicació original. L'enllaç és aquest.