Prošle nedelje Najavu je objavio W. Clifford koji je objavio novu verziju 0.8 Yosysa.
Za one koji nisu čuli za Yosys mogu vam reći da je eOvo je okvir za RTL alate za sintezu. Trenutno se računa sa širokom kompatibilnošću Verilog i pruža osnovni skup algoritama sinteze za različite domene aplikacija.
Mnogo je stvari dodano u ovo novo izdanje, ali glavna informacija koja se može vidjeti u napomeni o izdanju je da je razvoj Yosys-a vrlo aktivan.
Yosysov cilj da postane FPGA-in "besplatni švicarski nož" danas se može smatrati gotovo prijeko potrebnim.
O Yosys Open Synthesis Suiteu
yosys može se prilagoditi izvođenju bilo kojeg sintetskog rada kombiniranjem postojećih prolaza (algoritmi) pomoću skripti za sintezu i dodavanja dodatnih prolaza po potrebi prilikom proširenja Yosys C ++ baze podataka.
Yosys je besplatni softver licenciran pod ISC licencom (GPL-usklađena licenca koja je slična u smislu MIT licence ili BSD licence sa dvije klauzule).
U FPGA / ASIC procesu razvoja, sinteza je korak pretvaranja simuliranog hardverskog modela u "RTL mrežu" iz koje se može izvesti stvarni krug.
O Verilogu
verilog je jezik za hardversko modeliranje (Hardware Description Language HDL) za opisivanje simulacije digitalnih sklopova.
Ovaj Verilog model služi kao specifikacija za "fizičku" realizaciju modelirane komponente.
Sinteza HDL-a može se promatrati kao pretvaranje HDL koda u "elektroničku shemu" koja se sastoji od međusobno povezanih digitalnih komponenti. To se naziva "Popis RTL mreža" (nivo prijenosa dnevnika).
Yosys nije jedini besplatni softver za sintezu Verilog (Možemo smisliti i upotrebu ODIN-a II u programskom paketu VTR).
No, bez sumnje je slobodni softver onaj o kojem se nedavno govorilo i čiji je razvoj najaktivniji.
U stvari, Yosys sada cilja mnoge jeftine FPGA-e CoolRunner-II, ECP5, MAX10, Cyclone IV i posebno ICE40.
ICE40 je pomalo poseban na listi, jer je za ovaj FPGA pokrenut čitav razvojni lanac.
Naravno, možemo napraviti Verilog sintezu jer je FPGA kompatibilan s Yosysom, ali i lokaciju usmjeravanja s arachnepnr, kao i generiranje konfiguracijske datoteke (bitstream) s icepack / iceprog.
Takođe je moguće provjeriti vrijeme sa ledom.
O novoj verziji Yosys-a
- U ovom novom izdanju Yosys-a najavljene su nove funkcionalnosti od kojih se može istaknuti sljedeće:
- FIRRTL jezik koji koristi Chisel3 je moguća pozadina za generiranje mrežne liste;
- Podrška formalnog mehanizma za verifikaciju yosys-smtb-a gotovo se može smatrati stabilnom.
- Popis podržanih FPGA (i drugih ASIC-ova) je beznadno dugačak;
- Kao i formati «mrežne liste» koji omogućavaju ponovnu integraciju u vlasnički softver osnivača: BLIF, EDIF, BTOR, SMT-LIB, RTL Verilog, FIRRTL
Kako instalirati Yosys na Linux?
Za koga je su zainteresirani za mogućnost isprobavanja ovog alata, oni mogu izvršiti instalaciju na svojim sistemima. Da bi to učinili, moraju slijediti upute koje dijelimo u nastavku.
para oni koji su korisnici Ubuntu-a i njegovi derivati mogu uživati u jednostavnoj instalaciji. To se može učiniti dodavanjem sljedećeg spremišta u vaš sistem.
Prvo moramo otvoriti terminal sa Ctrl + ALT + T i u njemu izvršiti sljedeću naredbu:
sudo add-apt-repository ppa:saltmakrell/ppa
Učinjeno ovo sada, moramo ažurirati našu listu paketa i spremišta sa:
sudo apt-get update
I na kraju instaliramo aplikaciju sa:
sudo apt-get install yosys
Za ostatak Linux distribucija moramo kompajlirati alat. Za ovo moramo klonirati izvorni kod GIT spremišta:
git clone https://github.com/cliffordwolf/yosys.git
Konfigurirajte postavke gradnje sa:
make config-clang vi Makefile vi Makefile.conf
Konačno izradite, testirajte i instalirajte:
make make test sudo make install
Da biste dobili više informacija o tome, kao i da biste pronašli dokumentaciju o upotrebi Yosys-a, možete posjetite sljedeći link.