Nedavno pod plaštom Linux fondacije formiran je novi projekt, CHIPS savez "Uobičajeni hardver za sučelja, procesore i sisteme"(Uobičajeni hardver za sučelja, procesore i sisteme), namijenjen promociji otvorenih hardverskih sistema i razviti rješenja zasnovana na RISC-V arhitekturi.
Osnivači ovoga novi projekat "CHIPS Alliance" to su Google, SiFive, Western Digital i Esperanto Technologies. CHIPS Alliance je predodređen da se postavi kao neutralna i neovisna platforma.
Šta je CHIPS Savez?
Ova platforma omogućit će raznim proizvođačima opreme (Hardver) mogu zajedno razvijati svoje projekte kako bi stvorili otvorene implementacije CPU-a iz kutije i jednočipni sistemi (SoC) koji koriste RISC-V arhitekturu.
RISC-V (izgovara se "Risk-Five") je besplatna arhitektura skupa hardverskih instrukcija (ISA) zasnovana na dizajnu sličnom RISC-u. Za razliku od većine skupova instrukcija, RISC-V je besplatan i otvoren i može se koristiti u bilo koju svrhu.
Omogućavanje bilo kome da dizajnira, proizvodi i prodaje RISC-V čipove i softver. Iako nije prva otvorena arhitektura ISA, ali je značajna jer je dizajnirana da bude korisna na širokom spektru uređaja.
Ipak trenutno se organizacija RISC-V Foundation bavi samo arhitekturom iz kompleta instrukcija, ali se ne bavi određenim implementacijama.
Zbog toga je rođena ova nova fondacija i zadatak CHIPS saveza je da pripremi standardni dizajn otvorenog čipa za mobilne uređaje, računarske sisteme, potrošačku elektroniku i Internet stvari.
"Otvorena saradnja je više puta prikazana kako bi pomogla industrijama da ubrzaju tržište, postignu dugoročno održavanje i stvore de facto standarde," rekao je Mike Dolan, potpredsjednik strateških programa za Linux Foundation. "
Kao vaš početni doprinos, osnivači CHIPS saveza predstavili su sljedeće projekte za zajednički razvoj.
SweRV Core
Este je 32-bitni RISC-V procesor koji je razvio Western Digital. Čip radi na frekvenciji od 1,8 GHz, Izgrađen je na arhitekturi s dvostrukim magistralnim cjevovodima sa 8 nivoa (dvosmjerna super skala) i dizajniran je za proizvodnju primjenom 2nm CMOS procesne tehnologije.
Sheme, dokumentacija, CAD modeli, dizajn čipa, mikrokod i potpuna implementacija na jeziku Verilog otvoreni su pod licencom Apache 2.0.
OmniXtend
Es mrežni protokol koji pruža dosljednost predmemorije pri prijenosu podataka preko Etherneta.
OmniXtend hoće omogućava vam razmjenu poruka izravno s predmemorijom procesora i može se koristiti za povezivanje različitih akceleratora, uređaja za skladištenje podataka, memorijskih uređaja (NVDIMM-ova) i mrežnih interfejsa na SoC, kao i za stvaranje sistema sa više RISC-V čipova. Projekt prenio Western Digital.
UVM
Google je prenio primjenu Univerzalne metodologije provjere (UVM) za testiranje otpornosti na stres RISC-V računskih elemenata i alata za dizajn.
Konkretno, govorimo o prilagodljivom generatoru protoka instrukcija, koji se može koristiti za identificiranje nedostataka i uskih grla na razini arhitekture i mikroarhitekture.
Kompanija da pet, koje su osnovali kreatori RISC-V, pripremili su prvi prototip procesora zasnovan na RISC-V, uz stvaranje novog jezika za opis hardvera Chisel zajedno s UC Berkeley.
Prenijet će RocketChip SoC generator na projekt, početno izdanje dosljednog sučelja TileLink za povezivanje SoC komponenata i okvira Diplomacy.
Kao dio zajedničkog projekta, SiFive će također nastaviti razvoj jezika Chisel i privremenu prezentaciju FIRRTL-a.
Trenutno, Na osnovu RISC-V specifikacije, različite kompanije i zajednice pod raznim besplatnim licencama (BSD, MIT, Apache 2.0) razvijaju 21 varijantu mikroprocesorskih jezgara:
10 SoC-ova i 6 čipova koji su već komercijalno dostupni (SiFive FE310-G000, SiFive Freedom U540, GreenWaves GAP 8, Kendryte K210, NXP RV32M1 i RavenRV32).
Podrška za RISC-V postoji od izdavanja Glibc 2.27, binutils 2.30, gcc 7 i Linux kernela 4.15.
Izvor: https://www.linuxfoundation.org