上周 W. Clifford发布了一个公告，他发布了Yosys的新版本0.8。
对于那些还没有听说过Yosys的人，我可以告诉你这是RTL综合工具的框架。 目前很重要 具有广泛的Verilog兼容性 并为各种应用领域提供了一组基本的综合算法。
这个新版本中增加了很多东西，但是在发行说明中可以看到的主要信息是Yosys的开发非常活跃。
如今，Yosys成为FPGA“免费的瑞士军刀”的目标几乎不可或缺。
关于Yosys开放式合成套件
优思 可以通过组合现有的通行证来执行任何综合工作 （算法） 在扩展Yosys C ++代码库时使用综合脚本并根据需要添加其他过程。
Yosys是根据ISC许可（与MIT许可或2子BSD许可类似的GPL兼容许可）许可的免费软件。
在FPGA / ASIC开发过程中，综合是将模拟的硬件模型转换为“ RTL网表”的步骤，从中可以得出实际电路。
关于Verilog
的Verilog 是一种用于描述数字电路仿真的硬件建模语言（硬件描述语言HDL）。
此Verilog模型充当模型组件“物理”实现的规范。
HDL合成可以看作是HDL代码到由相互连接的数字组件组成的“电子方案”的转换。 这称为“ RTL网络列表”（日志传输级别）。
Yosys并非唯一用于Verilog综合的免费软件 （我们也可以考虑在VTR软件套件中使用ODIN II）。
但是，毫无疑问，自由软件是最近被讨论最多且开发最活跃的软件。
事实上， Yosys现在针对许多廉价的FPGA，例如 CoolRunner-II，ECP5，MAX10，Cyclone IV，尤其是ICE40。
ICE40在列表上有些特殊，因为该FPGA的整个开发链已经启动。
当然， 因为FPGA与Yosys兼容，所以我们可以进行Verilog综合，还可以使用arachnepnr进行路由，以及使用icepack / iceprog生成配置文件（位流）。
还可以使用icetime检查时间。
关于新版Yosys
- 在这次新的Yosys发布中，已经宣布了新功能，其中可以强调以下内容：
- Chisel3使用的FIRRTL语言是生成网表的可能后端。
- 几乎可以认为yosys-smtb的形式验证引擎的支持是稳定的。
- 受支持的FPGA（和其他ASIC）的清单很长。
- 以及允许重新集成到创始人专有软件的“网表”格式：BLIF，EDIF，BTOR，SMT-LIB，RTL Verilog，FIRRTL
如何在Linux上安装Yosys？
对于那些谁 有兴趣尝试这个工具，他们可以在其系统上执行安装。 为此，他们必须遵循我们在下面共享的说明。
至 那些是Ubuntu用户及其衍生版本的用户可以享受简单的安装。 这可以通过将以下存储库添加到系统中来完成。
首先，我们必须使用Ctrl + ALT + T打开一个终端，并在其中执行以下命令：
sudo add-apt-repository ppa:saltmakrell/ppa
完成此操作后，我们现在必须使用以下命令更新软件包和存储库的列表：
sudo apt-get update
最后，我们使用以下命令安装该应用程序：
sudo apt-get install yosys
对于其他Linux发行版，我们必须编译该工具。 为此，我们必须克隆GIT存储库的源代码：
git clone https://github.com/cliffordwolf/yosys.git
使用以下方法配置构建设置：
make config-clang vi Makefile vi Makefile.conf
最后构建，测试和安装：
make make test sudo make install
为了获得有关它的更多信息，并能够找到有关Yosys使用的文档，您可以 请访问以下链接。